01006nam a2200229 c 4500001001300000005001500013007000300028008004100031040001100072041001300083052003200096245015500128300002200283545005800305545005800363653011200421700001900533700004800552773013900600900001900739900001800758KSI00085251420110715110338ta110426s1999    ulk           000   kor    a0110010 akorbeng01a569.05b대483ㄱㄱc36(5)00aVLSI 회로연결선의 효율적 해석을 위한 거시 모형 =xMacromodels for efficient analysis for VLSI interconnects /d白宗欽,e金錫潤  ap. 13-26 ;c26 cm  a백종흠, 정회원, 숭실대학교 컴퓨터학과  a김석윤, 정회원, 숭실대학교 컴퓨터학과  aRLC-class 회로 모형a상태 기반 컨벌루션aRLC-class circuit modelaILCaIterative ladder circuit1 a백종흠4aut1 a김석윤,g金石潤,d1958-0KAC2018178030 t電子工學會論文誌. C.d大韓電子工學會.g제36권 5호(1999년 5월), p. 13-26q36:5<13w(011001)KSE199700887,x1226-585310aBaek, Jonghumn10aKim, Seokyoon