01308nam a2200217 c 4500001001300000005001500013008004100028040001100069041001300080052003100093245023600124300002100360545008200381545008200463653026300545700005300808700004800861773014300909900001901052900001901071KSI00036749620050428173933050419s2002    ulk           000   kor    a0110010 akorbeng01a004.05b한613ㅈㅂc9(1)00a시간 제한 조건을 가진 자유 선택 신호 전이 그래프로부터 비동기 회로의 합성=xSynthesis of asynchronous circuits from free-choice signal transition graphs with timing constraints/d정성태,e정석태  ap. 61-74;c30 cm  a정성태, 정회원:원광대학교 컴퓨터및정보통신공학부 교수  a정석태, 정회원:원광대학교 컴퓨터및정보통신공학부 교수  a자유 선택 신호 전이 그래프a결정성 신호 전이 그래프a합성a시간 제약 비동기 회로a상태 그래프aFree-choice signal transition graphaDeterministic signal transition graphaSynthesisaTimed asynchronous circuitaState graph1 a정성태,g鄭成太,d1966-0KAC2014249904aut1 a정석태,g丁錫泰,d1965-0KAC2018338580 t정보처리학회논문지.A.d한국정보처리학회.g9-A권 1호(2002년 3월), p. 61-74q9-A:1<61w(011001)KSE200101428,x1598-283110aJung, Sung Tae10aJung, Suck Tae